Los dispositivos TTL, basados en transistores de unión bipolar BJT, ofrecen ventajas significativas en términos de capacidad de manejo de corriente y velocidades de conmutación predecibles que no dependen críticamente de la impedancia de carga, esto los hace mas robustos para aplicaciones en escenarios hostiles. Sus salidas tipo totem-pole pueden suministrar y absorber corrientes sustanciales (típicamente 10-20 mA), lo que permite alimentar directamente LEDs, pequeños relés, optoacopladores y otras cargas sin necesidad de etapas amplificadoras adicionales. Esta capacidad de interfaz directa simplifica enormemente el diseño de circuitos estables que pueden ser usados para pruebas o demostraciones sin comprometer la integridad de los componentes, como puede ocurrir con las tecnologías FET. Además, los niveles lógicos TTL están bien definidos y son compatibles con una amplia gama de instrumentación de laboratorio tradicional, facilitando las mediciones y verificaciones. Por estas razones, a pesar de su mayor consumo energético, las compuertas TTL continúan siendo la elección preferida en aplicaciones educativas, desarrollo de prototipos, bancos de prueba industriales y situaciones donde la confiabilidad operacional bajo condiciones no ideales es más importante que la eficiencia energética absoluta, enténdiéndose TTL como las siglas en inglés de Transistor-Transistor Logic o "Lógica Transistor a Transistor”, la cual es la tecnología de construcción de circuitos electrónicos digitales, en los que los elementos de entrada de la red lógica son transistores, así como los elementos de salida del dispositivo.

Las compuertas lógicas se pueden implementar como combinaciones de interruptores analógicos conectados en serie o paralelo para conseguir el comportamiento de las operaciones AND y OR respectivamente, bajo esta óptica y como habíamos visto previamente el transistor puede trabajar como un interruptor electrónico en las zonas de corte y saturación, y es esta característica la que lo hace el componente base de las compuertas lógicas.

Un transistor BJT puede operar en tres regiones: corte, activa o lineal y saturación. En aplicaciones digitales, utilizamos principalmente las regiones de corte y saturación, donde el transistor actúa como un interruptor electrónico. Cuando está en corte, el transistor se comporta como un interruptor abierto (estado lógico alto o "1") con una resistencia de alta impedancia de varios megaohms, y cuando está en saturación, actúa como un interruptor cerrado (estado lógico bajo o "0") como una resistencia de baja impedancia con un valor cercano a cero.

En la lógica binaria, existen tres operaciones básica, AND, OR y NOT y las compuertas electrónicas que permiten implementarlas, son la base de la tecnología moderna, compuertas que detallamos a continuación.

3.3.1. Compuerta AND

La compuerta AND es una de las compuertas lógicas fundamentales que produce una salida alta (1 lógico) únicamente cuando todas sus entradas están en nivel alto. Para dos entradas A y B, la salida Y será 1 solo cuando A=1 y B=1 simultáneamente. La Figura 1 muestra la representación eléctrica de una compuerta AND implementada con interruptores mecánicos, donde se puede apreciar que la única forma que el voltaje V+ (que simula un uno lógico) se muestre en la salida es si y solo si los interruptores se encuentran encendidos. Dado que un transistor puede comportarse como un interruptor electrónico, es de suponerse que puede construirse un dispositivo que emule este comportamiento mecánico de estos interruptores.

En SimulIDE, usando dos interruptores en serie se puede conseguir la operación lógica AND, tal como se muestran en la Figura 2 y Figura 3:

Nótese que la única forma de conseguir que la salida sea un uno lógico es si los dos interruptores se encuentran activados, lo cual es el principio de las compuertas lógicas AND.

Implementación AND con transistores BJT

La implementación de la compuerta AND con transistores BJT puede realizarse, siguiendo la lógica de las figuras 1 a 3, mediante una configuración en serie de transistores NPN. El circuito básico consiste en dos transistores conectados en serie entre la fuente de alimentación positiva (Vcc) y tierra, con resistencias de polarización apropiadas, tal como se aprecia en la Figura 4.

En este caso el circuito de nuestra compuerta AND con BJT incluye dos transistores NPN (Q1 y Q2) conectados en serie, una resistencia de emisor (Re) conectada entre el emisor del transistor inferior y tierra, las resistencias de base (Rb1 y Rb2) para limitar la corriente de entrada y la salida se toma del emisor del transistor inferior en el que se ha conectado una resistencia con un diodo para visibilizar el estado de la salida.

Para que la salida en el diodo sea alta (aproximadamente Vcc), ambos transistores deben estar en saturación. Esto ocurre cuando ambas entradas A y B están en nivel alto (1 lógico, típicamente +5V). En esta condición, fluye corriente de base en los dos transistores, llevándolos a la zona de saturación. La caída de voltaje VCE de cada transistor es aproximadamente cero, lo que conecta la salida a un valor cercano a Vcc, resultando en un nivel alto.

Cuando cualquiera de las entradas (A o B) está en nivel bajo (0 lógico, típicamente 0V), el transistor correspondiente va a la zona de corte, lo que apaga el transistor y la salida muestra una salida de nivel bajo o cero lógico, todas las combinaciones posibles de la entrada y el comportamiento del circuito de muestran desde la figura 4 a la figura 7, donde se puede apreciar que solo cuando las dos entradas están en nivel alto (1 lógico, típicamente 5V), la salida alcanza un valor alto.

Específicamente:

Si A=0 y B=0, ambos transistores están en zona de corte, y la salida permanece en nivel bajo.

Si A=0, Q1 va a corte, y la salida permanece en nivel bajo.

Si B=0, Q2 va a corte, y la salida permanece en nivel bajo.

Si A=1 y B=1, ambos transistores se saturan, y la salida va a nivel alto. Esta es la única combinación que permite que la salida tome un nivel alto.

3.3.2. Compuerta OR

La compuerta OR produce una salida alta cuando al menos una de sus entradas está en nivel alto. La salida es baja únicamente cuando todas las entradas están en nivel bajo.

Usando dos interruptores en paralelo se puede conseguir la operación lógica OR, tal como se muestran en la Figura 7 y Figura 8, dónde la salida estará en alto si cualquiera de los dos interruptores se activa:

Implementación OR con transistores BJT

La compuerta OR se implementa mediante transistores BJT conectados en paralelo. Esta configuración permite que cualquier transistor que se sature lleve la salida a un nivel alto.

El circuito típico de esta compuerta OR con BJT incluye dos transistores NPN (Q1 y Q2) con sus colectores conectados en paralelo, resistencias de base individuales (Rb1 y Rb2) para cada entrada, una resistencia de emisor común (Re) conectada entre el punto común de los emisores y tierra y la salida se toma del nodo común de los emisores. En la configuración en paralelo, como se muestra en laFigura 9, cuando ambas entradas A y B están en nivel bajo (0 lógico), ambos transistores permanecen en corte. No fluye corriente significativa a través de la resistencia de colector, y la salida permanece en nivel bajo. Este es el único caso donde la salida es baja, en cualquier otro caso estará en alto.

Como se muestra en la Figura 10, Cuando cualquiera de las entradas (A o B, o ambas) se encuentra en nivel alto, el transistor correspondiente se satura. Un transistor saturado proporciona un camino de baja impedancia desde la salida hacia Vcc, llevando el voltaje de salida a un nivel alto (aproximadamente 5V).

Específicamente:

Si A=0 y B=0, Ambos transistores están en zona de corte, y la salida permanece en nivel bajo. Esta es la única combinación posible que permite que la salida permanezca en nivel bajo.

Si A=1, Q1 se satura, y la salida va a nivel alto.

Si B=1, Q2 se satura, y la salida va a nivel alto.

Si A=1 y B=1, ambos transistores se saturan, y la salida va a nivel alto.

Al diseñar compuertas AND u OR con BJT, se debe tomar en cuenta que la orriente de colector debe ser suficiente para saturar los transistores pero no exceder sus especificaciones máximas, los transistores deben tener suficiente ganancia (β) para garantizar la saturación con la corriente de base disponible y la velocidad de conmutación debe tomar en cuenta que las capacitancias parásitas y los tiempos de almacenamiento de carga limitan la velocidad de operación. Finalmente la disipación de potencia debe mantenerse dentro de los límites térmicos de los transistores.

3.3.3. Compuerta NOT

La compuerta NOT, también conocida como inversor, es el elemento más básico y fundamental de la lógica digital. Produce una salida que es el complemento lógico de su entrada: cuando la entrada es alta, la salida es baja, y viceversa.

Se puede implementar con un interruptor, el cual al encenderse lleva a nivel bajo la salida y viceversa, tal como se muestran en las Figura 11 y Figura 12 :

Implementación NOT con transistores BJT

El inversor es la operación lógica mas simple y por tanto una configuración básica de las compuertas lógicas con BJT y es una base para comprender implementaciones más complejas.

Como se aprecia en las Figura 13 y Figura 14, el circuito del inversor con BJT consiste en un diseño que lleva la salida a tierra cuando se alimenta la entrada del transistor, esto se puede implementar con un transistor NPN (Q1), una resistencia de colector (Rc) entre Vcc y el colector, y una resistencia de base (Rb) entre la entrada y la base del transistor. La salida se toma del colector del transistor

Cuando la entrada A está en nivel bajo (0 lógico, aproximadamente 0V), la corriente de base es insuficiente para polarizar el transistor en conducción. El transistor permanece en la región de corte, comportándose como un circuito abierto entre colector y emisor. En esta condición, no fluye corriente significativa a través de la resistencia de colector, por lo que prácticamente no hay caída de voltaje en Rc. La salida Y, tomada del colector, estará aproximadamente al mismo potencial que Vcc, es decir, en nivel alto (1 lógico).

Cuando la entrada A se eleva a nivel alto (1 lógico, típicamente +5V), fluye corriente de base a través de Rb hacia la base del transistor. Si esta corriente es suficientemente grande, el transistor entra en la región de saturación. En saturación, el transistor actúa como un interruptor cerrado, con una resistencia muy baja entre colector y emisor (típicamente resultando en un voltaje de saturación Vce(sat) de 0.2V a 0.3V). La salida cae a este nivel bajo, realizando así la inversión lógica.

Para el diseño correcto de un inversor BJT se requiere calcular los valores apropiados de las resistencias de base Rb y colector Rc:

El cálculo de la resistencia de colector Rc se determina basándose en la corriente de colector deseada cuando el transistor está saturado:

Ic = (Vcc - Vce(sat)) / Rc

El cálculo de Rb debe proporcionar suficiente corriente de base para garantizar la saturación:

Ib = Ic / β

donde β es la ganancia de corriente del transistor. Para garantizar saturación profunda, se usa un factor de saturación mayor que 1:

Rb = (Vin - Vbe) / (Ib × factor_saturación)

Ventajas de las compuertas con BJT

• Simplicidad conceptual para el aprendizaje
• Disponibilidad y bajo costo de componentes discretos
• Alta ganancia de corriente
• Buena capacidad de manejo de corriente

Limitaciones de las compuertas con BJT

• Consumo de potencia relativamente alto
• Velocidad de conmutación limitada comparada con tecnología moderna
• Requieren múltiples componentes para cada compuerta
• Generan calor durante la operación
• Niveles lógicos pueden ser afectados por temperatura

Aunque los circuitos integrados CMOS han reemplazado las implementaciones discretas con BJT en la mayoría de las aplicaciones, el conocimiento de estas configuraciones sigue siendo valioso para:

• Interfaces de potencia
• Drivers de alta corriente
• Circuitos de propósito especial
• Educación en fundamentos de electrónica digital
• Reparación y mantenimiento de equipos antiguos

Los transistores de efecto de campo (Field Effect Transistor - FET) representan una de las innovaciones más significativas en la historia de la electrónica moderna. A diferencia de los transistores bipolares de unión (BJT), que son dispositivos controlados por corriente, los FET son dispositivos controlados por voltaje, lo que les confiere características únicas que los han convertido en la tecnología dominante en la fabricación de circuitos integrados digitales contemporáneos.

El principio de funcionamiento de un FET se basa en el control del flujo de portadores de carga (electrones o huecos) a través de un canal semiconductor mediante la aplicación de un campo eléctrico. Esta característica fundamental permite que el FET opere con una impedancia de entrada extremadamente alta, consumiendo prácticamente cero corriente de control en estado estático, una ventaja crucial para aplicaciones de bajo consumo energético.

Los transistores FET se clasifican principalmente en dos grandes familias: los JFET (Junction FET) y los MOSFET (Metal-Oxide-Semiconductor FET). Sin embargo, en la electrónica digital moderna, los MOSFET han demostrado ser superiores y prácticamente han reemplazado a otras tecnologías en la mayoría de aplicaciones. La Figura 1 muestra los distintos tipos de transistores con las familias FET, de las cuales pomdremos émfasis en los MOSFET.

3.4.1 Estructura del Transistor FET

Un MOSFET típico consta, en la mayoría de los casos de tres terminales principales:

• Source (Fuente),
• Drain (Drenador), y
• Gate (Compuerta)

En algunos casos se tiene un cuarto terminal que por lo general se conecta a la fuente:

• Substrate o Body (Sustrato).

La estructura física se construye sobre un sustrato de silicio dopado, generalmente tipo P para un MOSFET de canal N (NMOS) o tipo N para un MOSFET de canal P (PMOS), las Figura 2 y Figura 3 muestran su representaci ón esquem ática respectivamente.

En un NMOS, el sustrato es de silicio tipo P, sobre el cual se crean dos regiones altamente dopadas tipo N+ que forman el source y el drain. Entre estas dos regiones existe una separación que constituye el canal. Sobre este canal se deposita una delgada capa de dióxido de silicio (SiO₂), que actúa como aislante dieléctrico, y sobre esta capa aislante se deposita el electrodo de gate, tradicionalmente de metal o polisilicio altamente dopado.

Regiones de Operación

El MOSFET opera en tres regiones principales:

• corte,
• triodo (u óhmica), y;
• saturación.

En la región de corte, el voltaje gate-source (V_GS) es menor que el voltaje umbral (V_TH), y no existe un canal conductivo entre source y drain. En esta condición, el transistor se comporta prácticamente como un circuito abierto.

Cuando V_GS supera el V_TH, se forma un canal de inversión debajo del óxido de gate. Los electrones (en un NMOS) son atraídos hacia la interfaz óxido-semiconductor, creando un canal tipo N que conecta el source con el drain. En la región triodo, el transistor se comporta como una resistencia controlada por voltaje, donde la corriente drain-source (I_DS) es propproporcional al voltaje drain-source (V_DS).

3.4.2 Características y Parámetros del Transistor FET

A. Parámetros Eléctricos Fundamentales

El voltaje umbral (V_TH) es quizás el parámetro más crítico de un MOSFET. Representa el voltaje mínimo que debe aplicarse entre gate y source para crear el canal conductivo. En tecnologías modernas, los V_TH típicos oscilan entre 0.3V y 0.7V, aunque esto varía según la aplicación específica y los requisitos de diseño. Un V_TH bajo permite operar a voltajes de alimentación reducidos, disminuyendo el consumo de potencia, pero incrementa las corrientes de fuga cuando el transistor debería estar apagado.

La transconductancia (gm) define la relación entre cambios en la corriente de drain y cambios en el voltaje de gate, y es fundamental para determinar la ganancia del transistor en aplicaciones analógicas y su velocidad de conmutación en aplicaciones digitales. Una mayor transconductancia permite transiciones más rápidas entre estados lógicos.

Las capacitancias parásitas son otro aspecto crucial del comportamiento del MOSFET. Existen capacitancias entre gate-source (C_GS), gate-drain (C_GD) y gate-substrate (C_GB). La capacitancia C_GD, también conocida como capacitancia Miller, es particularmente importante porque crea un acoplamiento entre entrada y salida que puede afectar significativamente la velocidad y estabilidad del circuito.

B. Efectos de Canal Corto

A medida que la tecnología de semiconductores avanza y las dimensiones de los transistores se reducen, aparecen diversos efectos de canal corto que alteran el comportamiento ideal del dispositivo. El efecto de modulación de canal causa que la corriente de drain en saturación no sea completamente independiente de V_DS, sino que presente una ligera pendiente positiva. Este fenómeno se modela mediante el parámetro lambda (λ) en la ecuación de saturación modificada.

El efecto de penetración de campo (punch-through) ocurre cuando las regiones de deplexión del source y drain se extienden tanto que se tocan, creando un camino de baja resistencia independiente del control de gate. El efecto de reducción de barrera inducida por el drain (DIBL - Drain Induced Barrier Lowering) hace que el voltaje umbral efectivo disminuya a medida que aumenta V_DS, incrementando las corrientes de fuga subumbral.

3.4.3 El Transistor FET como Conmutador

En aplicaciones digitales, los transistores MOSFET funcionan principalmente como interruptores electrónicos ideales, conmutando entre dos estados bien definidos: ON (conducción) y OFF (corte). Esta operación binaria es la base fundamental de toda la electrónica digital moderna.

A. Operación en Modo de Conmutación

Cuando un MOSFET se utiliza como interruptor, idealmente debería presentar dos características extremas: resistencia infinita (circuito abierto) cuando está OFF, y resistencia cero (cortocircuito) cuando está ON. En la práctica, un MOSFET en OFF presenta una resistencia extremadamente alta (típicamente en el rango de megaohms o gigaohms), mientras que en ON presenta una resistencia denominada RON que, en transistores modernos, puede ser de apenas unos pocos ohms.

Para un NMOS funcionando como interruptor, cuando VGS = 0V (o menor que VTH), el transistor está en corte y solo fluye una corriente de fuga subumbral mínima, típicamente en el rango de nanoamperes o picoamperes. Cuando se aplica un VGS suficientemente alto (típicamente igual al voltaje de alimentación VDD), el transistor entra en conducción y puede transportar corrientes significativas con una caída de voltaje mínima.

B. Análisis de Conmutación y Tiempos de Transición

El proceso de conmutación FET no es instantáneo ya que involucra el cargado y descargado de las capacitancias parásitas del transistor y del circuito conectado. Durante el encendido (turn-on), primero debe cargarse la capacitancia de gate hasta que V _GS alcance V _TH , p eríodo conocido como tiempo de retardo ( time delay - td). Luego, el canal comienza a formarse y la corriente empieza a fluir, período en el que pasa del estado bajo al estado alto denominado timepo de encendido ( time rise - tr).

De manera similar, durante el apagado (turn-off), las capacitancias deben descargarse. El tiempo total de conmutación incluye el tiempo de descaga (time storage - ts), durante el cual la carga almacenada en el gate debe removerse, y el tiempo de apagado (time fall tf), durante el cual la corriente disminuye efectivamente.

3.4.4 Compuertas Lógicas con FET

La implementación de funciones lógicas utilizando transistores MOSFET constituye la base arquitectónica de todos los sistemas digitales contemporáneos. La tecnología CMOS permite crear compuertas lógicas eficientes, rápidas y de bajo consumo energético.

Una compuerta lógica CMOS típica consta de dos redes complementarias: la red pull-up (PUN - Pull-Up Network), construida con transistores PMOS, y la red pull-down (PDN - Pull-Down Network), construida con transistores NMOS. Estas redes son duales entre sí: cuando una proporciona un camino de conducción, la otra está en corte, y viceversa.

La metodología de diseño de compuertas CMOS sigue principios sistemáticos. Para implementar cualquier función lógica, primero se diseña la red pull-down utilizando transistores NMOS conectados según la función lógica deseada: transistores en serie implementan operaciones AND, mientras que transistores en paralelo implementan operaciones OR. La red pull-up se diseña entonces como el dual complementario: donde la PDN tiene transistores en serie, la PUN tiene transistores en paralelo, y viceversa.

A. Compuerta Inversora NOT con CMOS

El inversor CMOS básico, formado por un NMOS y un PMOS en configuración complementaria, ejemplifica perfectamente la operación de los FET como interruptores. Cuando la entrada es baja (0V), el PMOS conduce (conectando la salida a VDD) mientras el NMOS está en corte. Cuando la entrada es alta (VDD), el NMOS conduce (conectando la salida a tierra) mientras el PMOS está en corte.

Esta configuración complementaria asegura que, en estado estático, siempre uno de los transistores está completamente apagado, resultando en un consumo de potencia estática prácticamente nulo, limitado solo por las corrientes de fuga. Esta característica es la razón fundamental por la cual la tecnología CMOS domina la electrónica digital moderna.

Las Figura 5 y Figura 6 muestran la simulación de la compuerta NOT en SimulIde, donde se puede apreciar que el estado lǵico de la entrada es invertido a la salida.

B. Compuerta AND con CMOS

La compuerta AND de dos entradas se puede implementar con dos transistores NMOS en serie.

Cuando ambas entradas A y B son altas (1 lógico), ambos NMOS conducen (porque V_GS = V_DD > V_TH), creando un camino de baja resistencia hacia la salida, siendo esta combinación la única que genera un uno lógico a la salida, tal como se puede apreciar en la Figura 7.

Para cualquier otra combinación de entradas (00, 01, o 10), al menos uno de los NMOS está en corte, rompiendo el camino hacia la salida, teniendo como resultado en la salida un cero lógico, tal como se aprecia en las figuras Figura 8, Figura 9 y Figura 10.

C. Compuerta OR con CMOS

La compuerta OR se puede implementar dos transistores NMOS en paralelo, dónde solo cuando ambas entradas son bajas (0 lógico), ambos NMOS están en corte y la salida es cero lógico. Esto se puede apreciar en la simulación de la

Por el contrario, si cualquier entrada es alta; 01, 10 o 11, al menos un NMOS conduce, conectando la salida a la fuente, es decir un uno lógico. Esto se puede apreciar en las figuras Figura 12, Figura 13 y Figura 14

La metodología CMOS permite implementar funciones lógicas complejas directamente, sin necesidad de construirlas a partir de compuertas básicas, esta implementación directa es más eficiente que construir funciones usando compuertas individuales AND/OR, resultando en menor área de silicio, menor consumo de potencia y mayor velocidad. El diseño de compuertas complejas optimizadas es un arte fundamental en el diseño de circuitos integrados digitales de alto rendimiento, en ese sentido la tecnología CMOS representa el culmen de la evolución de los transistores FET en aplicaciones digitales. Su éxito se fundamenta en tres ventajas cruciales: consumo de potencia estática despreciable, alta densidad de integración y excelente escalabilidad.

El consumo de potencia en CMOS se divide en dos componentes: estática y dinámica. La potencia estática, determinada por corrientes de fuga, ha aumentado en tecnologías nanométricas pero sigue siendo órdenes de magnitud menor que en otras tecnologías. La potencia dinámica puede controlarse mediante reducción de voltaje de alimentación y optimización de la frecuencia de operación.

La escalabilidad de la tecnología CMOS, siguiendo las leyes de Dennard, ha permitido la miniaturización continua de los transistores durante más de cinco décadas. Actualmente, tecnologías de proceso de 3nm están en producción, con transistores conteniendo puertas de apenas unos pocos nanómetros de longitud, permitiendo integrar miles de millones de transistores en un solo chip.

Esta extraordinaria capacidad de integración, combinada con el bajo consumo energético de la lógica CMOS, ha hecho posible la revolución digital que experimentamos hoy desde smartphones con procesadores de ocho núcleos hasta centros de datos masivos y sistemas de inteligencia artificial, todos fundamentados en las compuerta CMOS construidas con transistores FET.